CUP I 83D24000110005
BANDO MEDITECH N.3 – 2023
PIANO NAZIONALE DI RIPRESA E RESILIENZA (PNRR) – MISSIONE 4 COMPONENTE 2 “Dalla ricerca all’impresa” INVESTIMENTO 2.3 “Potenziamento ed estensione tematica e territoriale dei centri di trasferimento tecnologico per segmenti di industria”
Con l’evoluzione nel dominio automotive dei Software Defined Vehicles (SDV), dei sistemi di ADAS di supporto alla guida, dell’utilizzo di tecnologie AI-based come ad esempio Collision Avoidance, Night Vision, Blind Spot Detection o Adaptive Braking, le unità di processamento HW (CPU, GPU, DSP… ), sono divenute componenti critiche. Inoltre, questa forte crescita nei veicoli moderni delle funzionalità sempre più basate su implementazioni software ha generato un aumento nell’offerta di componentistica destinata a questo mercato, in particolare per applicazioni safety critical, dove l’aderenza alla normativa safety ISO26262:2018 richiede l’utilizzo di misure di fault detection in misura proporzionale al grado di criticità del componente.
Se pur i moderni processi di produzione abbiano aumentato notevolmente la qualità di queste componenti hardware, è inevitabile che si verifichino guasti o malfunzionamenti in fase di esercizio dovuti alla degradazione dei componenti a causa di fattori esterni o del loro invecchiamento. Tali malfunzionamenti, se non rilevati in tempo utile, possono propagarsi fino a causare il fallimento catastrofico dell’intero sistema. Le strategie di fault detection attualmente adottate in ambito industriale per il mercato automotive sono costituite da meccanismi di sicurezza HW (ECC, LBIST, lock-step, watchdog, etc) e SW (librerie di self-test). Queste tecnologie sono essenziali per una varietà di dispositivi integrati che si estendono anche ai System on Chip (SoC), utilizzati a supporto di AI, che integrano sempre un numero di CPU host embedded per il controllo delle componenti HW che accelerano gli algoritmi di AI, e tali CPU hanno necessità di corrette librerie di SW test.
Mentre i produttori di CPU già stabilmente impegnati nella fornitura di componentistica per mercati safety critical (i.e. ARM, Intel) integrano già soluzioni per il rilevamento tempestivo di guasti HW, che si basano sulle architetture proprietarie da loro sviluppate, un cospicuo e crescente numero di aziende in fase di entrata in questi mercati, sono alla ricerca di soluzioni per il self test software delle loro architetture, la cui assenza rappresenta spesso una barriera tecnologica significativa per l’entrata nel mercato. Buona parte di questo nuovo mercato è basato su architetture HW RISC-V, per le quali non esistono ancora allo stato dell’arte tali meccanismi di rilevazione dei guasti.
L’efficacia di un meccanismo di rilevazione dipende sia dal processo di sviluppo e dalla conoscenza delle specificità del processore, sia dalla fedeltà del modello di guasto alla reale modalità di fallimento dei componenti monitorati. Il presente progetto quindi si pone come obiettivo quello di i) definire i processi necessari per lo sviluppo di librerie di self test per le nuove CPU basate su architetture RISC-V, ii) progettare ed implementare gli strumenti a supporto di design, verifica e validazione delle librerie iii) definire ed applicare modelli di guasto HW più rappresentativi di quelli comunemente usati nei processi industriali (i.e. stuck-at), tipici di processi produttivi più avanzati (e.g. finfet su nodi di processo minori di 28nm), come ad esempio il path delay, iv) progettare ed implementare a scopo dimostrativo una libreria di self test per un application core RiscV utilizzando i risultati ottenuti in questo progetto, v) studio di metodologie e strumenti per la distribuzione, l’accesso al mercato, e la gestione della IPR delle librerie di self test.
Partendo da diversi proof of concept sviluppati internamente da Resiltech, a copertura delle varie tecnologie necessarie in tutte le fasi di sviluppo verifica e validazione di una STL, l’obiettivo di questo progetto è quello di raggiungere un grado di TRL 7, così da poter avere a disposizione una metodologia pronta per essere usata in Resiltech per la produzione e commercializzazione di librerie di Self Test per processori RISC-V per il mercato automotive. Per il raggiungimento dell’obiettivo sopra indicato al punto v) si prevede il coinvolgimento del CC MEDITECH, che fornirà accesso alla piattaforma digitale e FIWARE e metterà a disposizione i esperti per creare insieme a Resiltech un team multidisciplinare a supporto del progetto.
In conclusione questo progetto si pone l’obiettivo di portare una importante innovazione di processo nello sviluppo e nella valutazione di meccanismi di sicurezza per sistemi di elaborazione digitale, studiando e definendo la strategia di progetto opportuna per STL da utilizzarsi per unità di processamento sviluppate con tecnologie avanzate applicate ad architetture RISC-V. L’effettivo raggiungimento di questo sfidante obiettivo vedrà lo sviluppo di una nuova libreria di self test per application core RISC-V le cui performance saranno misurate attraverso una campagna di fault injection implementata su un opportuno test bench digitale. Il modello di business sarà supportato da strumenti di distribuzione e di controllo di IPR grazie al coinvolgimento del consorzio MEDITECH.